A Tenstorrent disponibilizou em código aberto, a 22 de Outubro, o beta — uma versão de avaliação ainda em desenvolvimento — do Open Chiplet Atlas (OCA) Harness. O pacote reúne circuitos de referência e uma plataforma virtual para apoiar a segurança, o arranque, a gestão e o teste de chiplets. A empresa aponta Janeiro de 2027 para o lançamento completo.
O que muda quando um chip é feito de chiplets
Um chiplet é um bloco de silício, geralmente especializado numa função, que pode ser combinado com outros no mesmo encapsulamento — a estrutura física que protege e liga as peças. Em vez de fabricar todo o sistema numa única pastilha, uma equipa pode repartir o desenho por vários blocos. Para trabalharem em conjunto, estes precisam de ligações e regras comuns para arrancar, trocar dados e ser monitorizados.
O Harness procura fornecer essa infraestrutura de apoio: circuitos que tratam da segurança, do arranque, da gestão do sistema, do diagnóstico e da comunicação entre blocos. Não é o processador ou o acelerador que executa a aplicação; é uma base de referência para que cada equipa não tenha de voltar a desenhar todas essas funções de raiz.
A Tenstorrent diz que a arquitectura OCA cobre cinco níveis, das ligações físicas ao software: transporte de dados, protocolos e gestão do sistema pelo meio. O objectivo é permitir que chiplets de fabricantes diferentes possam ser combinados. Esta é a ambição do padrão; a sua existência não prova, por si só, que produtos físicos de várias empresas já sejam compatíveis.
O ecossistema OCA foi anunciado em 2025 e a Tenstorrent colocou então o rascunho 0.7 da especificação em revisão pública. O comunicado de 22 de Outubro de 2026 marca outra etapa: disponibiliza uma implementação de referência do Harness, com a descrição completa dos circuitos em RTL — uma forma digital de especificar hardware — e modelos de simulação.
Segurança, gestão e teste no mesmo projecto de referência
O beta inclui um processador de segurança, ou SEP, que funciona como raiz de confiança do chiplet: verifica o arranque, mede componentes, gere chaves e acompanha o ciclo de vida do dispositivo. A raiz de confiança é o ponto inicial usado para decidir se o restante software e hardware pode ser aceite durante o arranque.
Um controlador de gestão do sistema, o SMC, trata da preparação inicial, dos relógios internos, da energia, da temperatura, dos reinícios e da telemetria, isto é, dos dados sobre o estado do sistema. Também implementa os protocolos de arranque e configuração que os chiplets ligados devem usar, de acordo com a descrição da Tenstorrent.
A terceira parte é o DTP, um conjunto de portas de depuração e teste. Inclui acesso JTAG — uma interface usada para testar circuitos — e sinais que permitem coordenar eventos de diagnóstico entre chiplets. O conjunto destes blocos é ligado pela unidade de gestão do sistema, a SMU.
O projecto inclui uma ponte AoU (AXI sobre UCIe) que transporta comandos e dados entre blocos. UCIe, ou Universal Chiplet Interconnect Express, é uma especificação de ligação entre chiplets dentro do encapsulamento; AXI4 é uma interface usada para ligar módulos digitais.
O repositório inclui ainda uma plataforma virtual escrita em C++ e SystemC. É um modelo de software do controlador de gestão e do processador de segurança, onde as equipas podem começar a escrever e testar firmware — software que controla o hardware — antes de terem o circuito final. A simulação ajuda a antecipar problemas de software, mas não substitui um teste físico de integração.
A Tenstorrent atribui à BOS Semiconductors o RTL original da ponte AXI-over-UCIe e diz que a equipa da lowRISC ajudou a preparar o código aberto. No mesmo anúncio, apresenta a VNChip Labs e a Signaloid como parceiras com contribuições ainda em curso; não as descreve como fornecedoras de chiplets já integrados e testados no sistema.
O código do repositório principal está sob licença Apache 2.0; a documentação e as imagens têm licença CC BY 4.0. As condições de reutilização diferem entre código e documentação, e nenhuma das licenças equivale a uma certificação de compatibilidade entre produtos.
Uma beta para avaliação, não uma prova de interoperabilidade
A empresa descreve a versão como beta para utilizadores pioneiros, integradores e colaboradores. O lançamento completo está previsto para Janeiro de 2027. Por ser uma versão de avaliação, o código deve ser lido como base para desenvolvimento e integração experimental, não como uma implementação final para produção.
A própria documentação da ponte AoU classifica o desenho como pré-lançamento e de qualidade de avaliação. Diz que a verificação completa ainda não foi encerrada e que as interfaces podem mudar antes da versão 1.0. Esta ressalva refere-se especificamente à ponte de comunicação, uma peça importante do conjunto, e não mede por si só o estado de todos os outros blocos.
Uma plataforma virtual pode testar arranque de firmware e alguns fluxos de dados simulados. Para provar interoperabilidade entre fornecedores, ainda é necessário validar chiplets reais, ligações físicas, protocolos e funcionamento conjunto num encapsulamento, além de publicar resultados de conformidade. O comunicado do beta não inclui esse tipo de resultado.
Para já, a utilidade mais concreta é dar às equipas um ponto de partida comum para estudar o arranque, a segurança, a gestão e o transporte de dados entre componentes. O teste decisivo virá quando a beta for integrada em projectos de silício reais e os resultados puderem ser comparados entre fabricantes.
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